Architecture des processeurs en 2026 : l’ISA après le matériel

Le 29 septembre 2026Nuvacore a présenté Core First, une méthode qui inverse l’ordre habituel de conception d’un processeur. Au lieu de fixer d’abord le jeu d’instructions, ou ISA, l’entreprise veut concevoir les blocs physiques du composant, dont le CPU, le NPU, le GPU et le contrôleur mémoire. Le jeu d’instructions serait choisi ensuite.

Nuvacore avance que plus de 95 % des blocs de base d’un coeur peuvent être finalisés indépendamment de l’environnement logiciel retenu. La promesse porte donc sur la liberté de conception, pas sur une nouvelle instruction.

Ce déplacement touche d’abord le calendrier. Il ne supprime ni les contraintes logicielles ni les coûts de vérification. Pour juger le gain, il faudra mesurer les performances du système, les échanges de données, la compatibilité logicielle et les contraintes de fabrication.

La puce vient avant l’ISA.

Core First : remettre le silicium devant l’ISA

En apparence, choisir l’ISA à la fin ressemble à une modification du calendrier. En réalité, le jeu d’instructions impose des contraintes sur l’organisation du processeur, l’exécution des opérations et les outils de compilation. Le choix initial peut donc orienter une partie de la puce avant l’optimisation des blocs spécialisés.

Core First sépare ces décisions. Les équipes commencent par les unités de calcul, la mémoire et les interconnexions, puis déterminent l’environnement logiciel adapté au système visé. Un intégrateur pourrait ainsi choisir Arm, x86 ou RISC-V après avoir évalué la structure physique obtenue.

Core First reste une méthode de conception, pas une mesure de produit. L’annonce ne chiffre ni la fréquence, ni la consommation, ni la surface totale, ni le résultat d’une puce commerciale. Pour évaluer le gain, il faudra comparer un composant complet, sa mémoire, ses échanges de données, ses compilateurs et ses applications.

SENECA montre le compromis entre souplesse et rendement

L’architecture des processeurs neuromorphiques ne se résume pas à un choix entre flexibilité totale et circuit figé. L’étude SENECA: building a fully digital neuromorphic processor, design trade-offs and challengespubliée dans Frontiers in Neuroscience en 2023, décrit un compromis entre programmabilité et efficacité.

Un coeur SENECA associe deux contrôleurs. Le premier s’appuie sur RISC-V pour garder un pipeline programmable. Le second, appelé Loop Bufferexécute des micro-instructions optimisées pour les séquences répétitives. Cette hiérarchie laisse les opérations variables au contrôleur flexible et réserve les tâches régulières à un circuit plus simple.

La conception a été synthétisée en technologie GF-22 nm. Un coeur occupe 0,47 mm² et atteint environ 2,8 pJ par opération synaptique lorsqu’une stratégie de réutilisation des données est appliquée. Plusieurs coeurs peuvent être reliés par un réseau sur puce. Le projet vise différents réseaux de neurones, l’apprentissage sur appareil et le pré-traitement comme le post-traitement.

La flexibilité coûte, sauf quand on l’organise.

Quand le processeur saute une opération

L’étude Neuron pruning in temporal domain for energy efficient SNN processor designpubliée dans Frontiers in Neuroscience en 2023, traite un autre goulot d’étranglement des réseaux de neurones impulsionnels : les calculs peu utiles. Le processeur repère les neurones moins importants à partir de leur tension de membrane, puis saute leurs opérations futures.

Les seuils sont définis couche par couche. Deux algorithmes de recherche permettent de régler le compromis entre réduction du calcul et précision selon le niveau de réduction visé.

La méthode a été implémentée en technologie CMOS 65 nm et évaluée sur CIFAR-10. Dans cette configuration, l’étude rapporte une baisse de 57 % de la consommation d’énergie et une accélération de 2,68 fois, avec une perte de précision pouvant atteindre 0,82 % et une surcharge de surface de 7,3 %.

Ces valeurs décrivent cette implémentation et ce jeu de données. Le gain vient ici d’une décision algorithmique autant que d’une décision matérielle : ne pas déclencher une opération lorsque l’état temporel du réseau indique qu’elle apporte peu.

RISC-V garde son ISA, la cryptographie sort du coeur

Un article de Scientific Reports accepté le 11 juin 2026 propose une autre voie : un coprocesseur cryptographique basé sur RISC-V, sans ajout d’instructions au jeu existant. Le schéma prend en charge AES-128 et SHA-256 avec une interface générique destinée à accueillir d’autres blocs de chiffrement.

Les transferts utilisent des entrées-sorties mappées en mémoire, ou MMIO, ainsi qu’un accès direct à la mémoire, ou DMA. Le processeur peut transmettre les données aux unités cryptographiques sans bloquer son pipeline à chaque étape. L’implémentation a été vérifiée sur une carte FPGA Xilinx ZCU-102 avec Vivado 2022.2.

À 64 MHz, le bloc AES-128 atteint 8,2 Gbit/s et le bloc SHA-256 482 Mbit/s selon le comptage des cycles du coeur cryptographique. Cette approche conserve l’ISA RISC-V et déporte le chiffrement dans des unités dédiées, sans modifier le jeu d’instructions.

Ce choix ne règle pas à lui seul le coût d’intégration. Il faut encore maintenir les pilotes, les outils de compilation, les bibliothèques et les blocs spécialisés. Un gain sur le chiffrement peut donc déplacer une partie de l’effort vers la conception et la maintenance.

La logique ternaire descend jusqu’à l’additionneur

Le niveau de spécialisation peut descendre jusqu’à la cellule logique. L’étude Enhanced CPU Design for SDN Controllerpubliée dans Micromachines en août 2024, propose un additionneur complet ternaire à un trit pour le CPU d’un contrôleur de réseau SDN. La conception utilise des transistors CNTFET et a été comparée à 17 architectures dans le simulateur HSPICE.

Les simulations rapportent une réduction du délai de propagation supérieure à 99 % par rapport à un additionneur binaire CMOS de 2 bits, supérieure à 78 % par rapport à une version binaire FinFET de 2 bits et supérieure à 49 % par rapport au meilleur additionneur ternaire comparé.

Ces résultats portent sur un circuit simulé, pas sur le débit d’un contrôleur SDN complet. Il faut encore intégrer la mémoire, les interconnexions, les outils de conception et les contraintes de fabrication. Le cas ternaire montre qu’un choix de représentation numérique peut modifier le circuit élémentaire avant même de traiter les couches supérieures.

Une puce, plusieurs niveaux de spécialisation

Les cinq cas ne mesurent pas la même chose. Core First déplace le choix de l’ISA après la conception des blocs physiques. SENECA répartit le contrôle entre RISC-V et un Loop Buffer. L’élagage temporel saute des opérations de neurones. Le coprocesseur conserve RISC-V tout en déportant AES-128 et SHA-256. L’additionneur ternaire agit au niveau de la logique élémentaire.

Le point commun est concret : chaque fonction reçoit un niveau de matériel adapté à son travail. Le contrôle général, l’accélération neuronale, le chiffrement et l’arithmétique ne suivent pas forcément la même organisation. L’ISA reste nécessaire pour faire fonctionner les logiciels, mais elle ne doit pas dicter chaque bloc de la puce.

L’architecture des processeurs se compare donc avec un protocole commun : même charge de travail, même technologie, même définition de la consommation, mêmes cycles de transfert et même environnement logiciel. Les valeurs de 2,8 pJ par opération synaptique, de 57 % d’énergie économisée et de 8,2 Gbit/s en AES ne répondent pas à la même question.

Au 29 septembre 2026, Core First reste un pari de conception. La méthode sera mesurable lorsqu’une puce complète sera évaluée avec son logiciel, sa consommation, ses échanges de données et ses contraintes de fabrication.

L’ISA arrive plus tard, jamais seule.